无码av一区二区三区无码,在线观看老湿视频福利,日韩经典三级片,成 人色 网 站 欧美大片在线观看

歡迎光臨散文網 會員登陸 & 注冊

Verilog基礎之二、加法器實現(xiàn)

2023-06-06 22:07 作者:行中悟_悟中行  | 我要投稿

一、加法器

????算術運算中,加法是最為基礎的運算,其他運算從計算機實現(xiàn)的角度來看,本質上也都可由加法運算來實現(xiàn)。加法器根據是否考慮進位分為半加器和全加器,半加器做加法時不會將進位考慮到加法運算中,但運算結果中會保留運算的進位結果。

二、加法器實現(xiàn)

????設計2個4位數的加法器,包括全加器和半加器,同時分別采用always和assign語句來實現(xiàn),

設計代碼

測試代碼

三、結果

3.1 綜合結果

全加器的輸入中加入了進位ci

半加器中輸入未考慮進位ci

3.2 仿真結果

在第一個紅框出,進位ci從0變成1,可看到全加器的輸出sum變成2,半加器的輸出sum_half無變化,第二個紅框15ns處,d1從0變成1,此時sum和sum_half都加1。第3個紅框25ns處,d1從1變成4'b1111,d2為4’b0001,全加器和半加器的進位輸出co,co_half都為1。


Verilog基礎之二、加法器實現(xiàn)的評論 (共 條)

分享到微博請遵守國家法律
镇康县| 沁水县| 法库县| 安远县| 阿克| 佛学| 西峡县| 黄浦区| 鹤庆县| 寿宁县| 洛川县| 莱州市| 甘德县| 金门县| 白沙| 大同市| 息烽县| 清原| 柘荣县| 洪雅县| 游戏| 盐山县| 灵寿县| 普安县| 包头市| 普定县| 土默特右旗| 乌恰县| 和平区| 桐庐县| 平定县| 堆龙德庆县| 原阳县| 临夏县| 惠东县| 沙坪坝区| 雷波县| 台南县| 新巴尔虎右旗| 恩平市| 五指山市|